如果 PID 块的采样时间不小于总计时间 的 1/2，那麽 PID 块无法实现对此过程的控制。太大的采样时间会使控制不稳 定 。 采样时将不应大于总计时间的 1/10(差的情况下也不能大于总计时间的 1/5)。例如，如果预计 PV 值会用 2 秒钟的时间到达终值的 2/3，采样时间应 小于 0.2 秒，差的情况下也不能大于 0.4 秒。另一方面，采样时间也不能太 小，例如小于总计时间的 1/1000，或者积分器的 Ki * Error * dt 值趋向于 0 的 情况。
例如，如果有这样一个非常缓慢的过程，预计 PV 值会用 10 小时或者 36000 秒钟的时间到达终值的 63%时，采样时间应大于或等于 40 秒。 除非过程非常快，否则不需要将采样时间设为 0，从而每个扫描周期都进行 PID 运算。如果很多 PID 回路使用了大于扫描周期的采样时间，那麽在有很 多 PID 环同时完成计算时，CPU 的扫描时间会有很大的变化。解决的办法是 将控制 PID 块运行的位排在一个数列内，之后按顺序的把数列内的一位或几 位数据置 0。
Giddings & Lewis PC Compiler Memory 502-03174-00
Giddings and Lewis 572-02778-50 Universal CRT Interface
GIDDINGS & LEWIS 502-03640-02 USPP 5020364002
